| FPGA項(xiàng)目實(shí)戰(zhàn)系列課程－－(系列六)FPGA數(shù)字信號處理設(shè)計 |
課程目標(biāo) |
| 針對Altera的數(shù)字信號處理解決方案進(jìn)行培訓(xùn)。了解基于FPGA的數(shù)字信號處理系統(tǒng)體系結(jié)構(gòu)及系統(tǒng)開發(fā)流程，掌握基于FPGA的數(shù)字信號處理算法設(shè)計及調(diào)試驗(yàn)證技術(shù) |
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班級規(guī)模及環(huán)境--熱線:4008699035 手機(jī):15921673576/13918613812/13918613812( 微信同號) |
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堅(jiān)持小班授課，為保證培訓(xùn)效果，增加互動環(huán)節(jié)，每期人數(shù)限3到5人。
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上課時間和上課地點(diǎn) |
上課地點(diǎn)：【上海】：同濟(jì)大學(xué)(滬西)/新城金郡商務(wù)樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學(xué)成教院 【北京分部】：北京中山/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領(lǐng)館區(qū)1號（中和大道） 【沈陽分部】：沈陽理工大學(xué)/六宅臻品 【鄭州分部】：鄭州大學(xué)/錦華大廈 【石家莊分部】：河北科技大學(xué)/瑞景大廈 【廣州分部】：廣糧大廈 【西安分部】：協(xié)同大廈
近開課時間(周末班/連續(xù)班/晚班）：FPGA數(shù)字開班時間：2024年12月30日......(歡迎您垂詢，視教育質(zhì)量為生命！) |
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實(shí)驗(yàn)設(shè)備和授課方式 |
◆課時：共5天，36個學(xué)時
☆注重質(zhì)量
☆邊講邊練
☆合格學(xué)員免費(fèi)推薦工作
專注高端培訓(xùn)17年，曙海提供的課程得到本行業(yè)的廣泛認(rèn)可，學(xué)員的能力
得到大家的認(rèn)同，受到用人單位的廣泛贊譽(yù)。
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新優(yōu)惠 |
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◆在讀學(xué)生憑學(xué)生證，可優(yōu)惠500元。 |
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質(zhì)量保障 |
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1、培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費(fèi)在以后培訓(xùn)班中重聽；
2、培訓(xùn)結(jié)束后免費(fèi)提供半年的技術(shù)支持，充分保證培訓(xùn)后出效果；
3、培訓(xùn)合格學(xué)員可享受免費(fèi)推薦就業(yè)機(jī)會。 |
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課程大綱
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第一階段 |
第一階段首先介紹數(shù)字信號處理的基本概念，其次對數(shù)字信號處理的解決方案進(jìn)行分析和對比，重點(diǎn)講述常用數(shù)字信號處理模塊的FPGA實(shí)現(xiàn)，通過硬件描述語言對這些模塊的描述和驗(yàn)證，幫助學(xué)員加深對算法硬件實(shí)現(xiàn)的認(rèn)識。通過對Matlab和Simulink使用方法的簡要介紹，幫助學(xué)員掌握重要的數(shù)字信號處理工具的使用方法。后對[Altera]的數(shù)字運(yùn)算IP核進(jìn)行介紹及實(shí)踐。 |
1.
數(shù)字信號處理基本概念
1.1 信號的表示與數(shù)字化
1.2 數(shù)的表示
1.3 采樣原理
1.4 傅里葉變換
1.5 濾波器
【AD接口專題：AD與FPGA接口】
2. 數(shù)字信號處理解決方案及設(shè)計流程
2.1 傳統(tǒng)的DSP處理器解決方案
2.2 基于FPGA的解決方案
2.3 基于FPGA+DSP解決方案
【DSP接口專題：TI DSP與FPGA接口】
【高速互聯(lián)專題：FPGA中的SERDES】
3. 常用數(shù)字信號處理模塊的FPGA實(shí)現(xiàn)
3.1 加減乘除的FPGA實(shí)現(xiàn)
3.2 DDS的FPGA實(shí)現(xiàn)
3.3 FFT的FPGA實(shí)現(xiàn)
3.4 Cordic的FPGA實(shí)現(xiàn)
3.5 濾波器的FPGA實(shí)現(xiàn) |
【實(shí)驗(yàn)】
1. Matlab與Simulink工具箱使用實(shí)踐
1.1 Matlab基礎(chǔ)
1.2 M文件：腳本與函數(shù)
1.3 Simulink基礎(chǔ)
1.4 Simulink建模
2. [Altera]中典型數(shù)字信號處理IP使用實(shí)踐
2.1 濾波器IP核：FIR
2.2 變換IP核：FFT
2.3 調(diào)制IP核：DDS
2.4 編碼IP核：CORDIC，8b/10b
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第二階段 |
| 在第二階段，重點(diǎn)介紹[Altera
DSP Builder]的相關(guān)內(nèi)容，包括設(shè)計流程、常用IP模塊介紹及使用方法，在Simulink中搭建層次化的算法結(jié)構(gòu)。講解利用ModelSim進(jìn)行協(xié)同仿真的方法，利用[SignalTap]
進(jìn)行軟硬件協(xié)調(diào)測試手段。 |
1.
[Altera]的DSP解決方案及設(shè)計流程
2. [Altera]FPGA的DSP資源
3. [DSP Builder]常用IP核
4. [DSP Builder]仿真
5. [DSP Builder]的軟硬件協(xié)調(diào)測試
【通信中的數(shù)字信號處理專題】
【多媒體信號處理專題】 |
【實(shí)驗(yàn)】
1. [DSP Builder]工具箱使用方法
1.1 構(gòu)建第一個[DSP Builder]系統(tǒng)
1.2 層次化設(shè)計及系統(tǒng)構(gòu)建方法
1.3 常用IP模塊及設(shè)計要點(diǎn)
2. 仿真及調(diào)試實(shí)踐
2.1 DDS信號源設(shè)計與Modelsim仿真
2.2 [SignalTap]調(diào)試實(shí)踐
2.3 [DSP Builder 與Quartus II]的接口
【DSP專題】開發(fā)流程、工具鏈、操作實(shí)踐
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