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FPGA與DSP聯(lián)合應用

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       堅持小班授課，為保證培訓效果，增加互動環(huán)節(jié)，每期人數(shù)限3到5人。 注意：本課程一旦開課不予退費。
   時間地點
上課地點：【上�！浚和瑵髮W(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】：北京中山/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領館區(qū)1號（中和大道） 【沈陽分部】：沈陽理工大學/六宅臻品 【鄭州分部】：鄭州大學/錦華大廈 【石家莊分部】：河北科技大學/瑞景大廈 【廣州分部】：廣糧大廈 【西安分部】：協(xié)同大廈
近開課時間(周末班/連續(xù)班/晚班）：FPGA和DSP聯(lián)合班：2024年12月30日......(歡迎您垂詢，視教育質(zhì)量為生命！)
   學時和費用
        ★課時： 共一個月

        
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        ☆合格學員免費推薦工作

        

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        1、培訓過程中，如有部分內(nèi)容理解不透或消化不好，可免費在以后培訓班中重聽；
        2、培訓結(jié)束后免費提供半年的技術支持，充分保證培訓后出效果；
        3、培訓合格學員可享受免費推薦就業(yè)機會。
　  課程大綱:

FPGA與DSP聯(lián)合應用

FPGA與DSP聯(lián)合應用
課程簡介： DSP應用是展示FPGA優(yōu)勢的有效場合。通過本次課的學習，可以幫助學員掌握使用FPGA實現(xiàn)DSP的基本理論和實現(xiàn)方法。掌握針對DSP的Verilog編程方法，實現(xiàn)如Cordic算法、FFT IP Core使用等經(jīng)典內(nèi)容。
培訓時長： 四天
必備條件： 熟練掌握Verilog HDL
獲得技能： 掌握使用FPGA實現(xiàn)DSP的基本理論和實現(xiàn)方法。
課程大綱： 第一階段
Verilog for DSP
第二階段
Cordic算法實現(xiàn)
第三階段
浮點算法的定點處理
第四階段
浮點數(shù)與定點數(shù)
第五階段
浮點如何轉(zhuǎn)定點
第六階段
FPGA實現(xiàn)DSP的優(yōu)勢及應用的典型場合
第七階段
多速率信號處理(中頻數(shù)字化的理論)
第八階段
帶通采樣定理
第九階段
內(nèi)插與抽取
第十階段
FFT IP Core的使用方法
第十一階段
FPGA+DSP架構分析

 
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